نگاهی به معماری حافظه نهان L3 در پردازنده های اسکای لیک ایکس اینتل

سری ایکس پردازنده های اسکای لیک کمپانی اینتل با هدف در اختیار گرفتن بخش بیشتری از بازار پردازنده های دسکتاپ و متوقف کردن روند رو به رشد AMD از این بازار اخیرا معرفی شدند. مجموعه گسترده این خانواده از پردازنده ها تا کنون موضوع مقالات متعدد و مقایسه های پر شماری بوده و بخش های مختلف آن از نظر فنی به چالش کشیده شده اند. وب سایت AnandTech اخیرا در مقاله ای به تشریح این سری پردازنده ها به صورت تخصصی پرداخته است. در ادامه نگاهی خواهیم داشت به معماری حافظه نهان L3 پردازنده های اسکای لیک ایکس اینتل.

به نظر می رسد اینتل در پردازنده های اسکای لیک ایکس تغییرات قابل توجهی را درباره برخی از عناصر سازنده اعمال کرده باشد که یکی از مهم ترین آنها، حافظه به ازای هر هسته است. در نسل های قبلی پردازنده های HEDT مانند سری پردازنده های زئون، اینتل از کش سه مرحله پیش از حافظه اصلی استفاده کرده بود. کش های L1 و L2 برای هر هسته اختصاصی بودند و کش L3 آخرین مرحله حافظه نهان بود که تمامی هسته ها را تحت پوشش قرار می داد. چنین ساختاری بدان معناست که هر داده ای در L2 در L3 هم وجود داشت تا اگر یک خط حافظه نهان از L2 خارج شود دسترسی به آن از طریق L3 امکان پذیر باشد و از مراجعه به DRAM جلوگیری شود. اندازه حافظه نیز اهمیت ویژه ای دارد. در این شرایط معمولا L3 چندین برابر L2 در نظر گرفته می شود تا همه داده های آن به علاوه بخش بیشتری از داده ها در L3 قرار داده شوند. اینتل عموما از 256 کیلوبایت کش L2 برای هر هسته و بین 1.5 تا 3.75 مگابایت کش L3 به ازار هر هسته استفاده می کرد که فضای کافی برای عملکرد بهینه را فراهم می کند. با این حال در پردازنده های اسکای لیک ایکس این ساختار دچار تغییر شده است.

در Skylake-X، کش L2 از 256 کیلوبایت به 1 مگابایت افزایش یافته و در عوض کش L3 از حدود 2.5 مگابایت به ازای هر هسته به 1.375 مگابایت کاهش پیدا کرده است. این افزایش کاملا قابل مشاهده در اندازه کش L2 باعث می شود ارتباط بین L2 و L3 به صورت non-inclusive باشد. چنین تغییری به معنی نیاز به بررسی بیشتر برای یافتن خطوط حافظه نهان خواهد بود. در اینجت هسته ها در L2 سایر هسته ها برای یافتن داده های بروزرسانی شده جست و جو انجام خواهند داد و DRAM نیز در نقش پشتیبان عمل می کند. در نسل های قبلی کش L3 همواره یک پشتیبان در نظر گرفته می شد که حالا در Skylake-X این روند تغییر کرده است.

اما نکته مثبت این طراحی در آن است که افزایش فضای کش L2 باعث افزایش عملیات موفق خواهد شد. گفته می شود افزایش دو برابری اندازه کش باعث کاهش miss rate به میزان توان 2 آن خواهد شد. در نتیجه اگر L2 به میزان 2 برابر عملکرد مثبت بهترین داشته باشد شاهد افزایش IPC به میزان بین 8 تا 13 درصدی خواهیم بود. پس باید به عنوان یک حقیقت در نظر داشته باشیم که IPC در اسکای لیک X و S متفاوت خواهد بود. اگر این نکته را در کنار تغییرات به وجود آمده در کش L3 قرار دهیم می توان انتظار داشت شاهد تغییراتی در عملکرد نهایی این بخش نیز باشیم اما تا زمان انجام تست های واقعی نمی توان به درستی این تغییرات را توضیح داد. با این حال شاید بتوان پیش بینی هایی داشت. ممکن است اینتل در Skylake-X از استراتژی کش پارتیشن شده استفاده کرده باشد. ممکن است ساختار کش مشابه نسل های قبلی باشد اما با پارتیشن های متفاوتی روبرو باشیم. اگر این فرض صحیح باشد باید شرایطی را نیز در نظر بگیریم که در آن یک پارتیشن L2 دارای تاخیر مشابه L3 است و باز هم اگر L2 دارای تاخیر گسترده ای باشد آن وقت محاسبات کمی به مشکل برخورد خواهند کرد. در تصاویر منتشر شده می توان به وضوح مشاهده کرد که L3 به عنوان پوشش دهنده تمامی هسته ها وجود ندارد و هر هسته دارای پارتیشن خود است و حالا یک L2 با ابعادی نزدیک به L3 خواهیم داشت. پیش بینی فعلی آن است که L2 جدید دارای hit rate بالا و تاخیر پایین مورد نظر اینتل باشد.

انتظار می رود خانواده پردازنده های اسکای لیک ایکس (شامل سری های i7 و i9) با قیمتی بین 400 تا 2000 دلار از سه ماهه پایانی سال 2017 در بازار عرضه شوند.